Blogue sobre Processadores Imx6 permitem exibições de alta resolução além dos limites LVDS de canal único

No projeto de sistemas embarcados, a condução de monitores LVDS de alta resolução e alta taxa de atualização tornou-se uma tarefa cada vez mais comum, porém desafiadora. Particularmente ao direcionar um monitor que suporta apenas uma interface LVDS de canal único com uma resolução de 1920x1080@60Hz, o clock de pixel necessário (Dotclock) de 148,5 MHz impõe demandas significativas na taxa de transmissão de dados do controlador de interface. Este artigo investiga os principais gargalos técnicos encontrados durante essas adaptações de interface e explora soluções baseadas na série de processadores i.MX6, com o objetivo de fornecer aos engenheiros orientações claras e insights técnicos práticos.

Gargalo Técnico: Limitações de Taxa de LVDS de Canal Único

Para uma tela com resolução de 1920x1080@60Hz, o clock do pixel (Dotclock) é de 148,5 MHz. As interfaces LVDS (Sinalização Diferencial de Baixa Tensão) transmitem dados por meio de sinais diferenciais para reduzir a interferência eletromagnética e melhorar as taxas de transmissão. Em uma configuração LVDS de canal único, cada par de linhas diferenciais normalmente transmite um bit de dados. Para calcular o clock do serializador necessário, o número efetivo de bits de dados deve ser considerado. Um modelo comum de transmissão de dados LVDS mapeia dados de pixel de 8 bits (canais RGB) para as linhas de dados. No entanto, a taxa de transmissão real do LVDS não é um simples múltiplo do clock do pixel; envolve fatores como codificação de dados e multiplicação de clock.

O cálculo de "148,5 MHz Dotclock * 7 Databit = 1039,5 MHz Serializer Clock" pode divergir das práticas padrão ou depender de um esquema de codificação específico. Um entendimento mais convencional é que o clock do serializador para transmissão LVDS de canal único de um sinal de vídeo 1920x1080@60Hz é normalmente um múltiplo do clock do pixel para cobrir todos os dados de pixel e sinais de sincronização. Por exemplo, se for usada transmissão de dados de pixel de 8 bits, o clock do serializador teoricamente precisa ser 8 vezes o clock do pixel. No entanto, os designs reais da interface LVDS e os métodos de mapeamento de dados podem variar. A questão central é que se a frequência máxima do clock do serializador de uma interface LVDS de canal único for limitada (por exemplo, 595 MHz, conforme mencionado), o uso direto da transmissão de canal único para sinais de alta resolução excederá suas capacidades.

Conclusão:O "Relógio serializador de 1039,5 MHz" proposto provavelmente excede as limitações de hardware de muitas interfaces LVDS de canal único (por exemplo, 595 MHz), tornando inviável acionar uma tela de 1920x1080@60Hz diretamente com uma interface LVDS de canal único.

Solução: modo LVDS de canal duplo em processadores i.MX6

Para resolver as limitações de taxa do LVDS de canal único, uma solução comum é aproveitar a capacidade de saída LVDS de canal duplo de processadores como a série i.MX6. O modo LVDS de canal duplo divide o fluxo de dados em dois canais LVDS independentes, reduzindo efetivamente pela metade a taxa de dados total e reduzindo a necessidade de clock do serializador para cada canal.

Neste modo, os dados são divididos em partes ímpares (ODD) e pares (PAR), transmitidos através de dois canais LVDS. Se o requisito de clock do serializador original fosse 1.039,5 MHz, o modo de canal duplo o reduziria para aproximadamente 519,75 MHz por canal, o que normalmente está dentro dos recursos de interface LVDS do processador i.MX6 (por exemplo, abaixo do limite de 595 MHz).

Conclusão:Usar o modo LVDS de canal duplo do i.MX6 (modo SPLIT) é uma solução eficaz para reduzir os requisitos de clock do serializador. No entanto, isso exige que o próprio monitor suporte entrada LVDS de canal duplo, o que significa que ele deve mesclar corretamente os fluxos de dados de ambos os canais.

Informações importantes: Identificação de canais de dados Ímpares/PAR

Ao usar o modo LVDS de canal duplo, uma questão crítica é determinar qual canal LVDS (normalmente uma interface física no PHY) transmite dados ODD e qual canal transmite dados EVEN. Isso afeta diretamente a configuração do driver de vídeo e as conexões de sinal físico.

Informações sobre a alocação de canais de dados Ímpares/PARes normalmente podem ser encontradas nas seguintes fontes:

1. Manual de Referência Técnica i.MX6 (TRM):A fonte mais confiável, detalhando a operação do controlador LVDS, configuração de registro e mapeamento de canal. O TRM geralmente especifica quais portas físicas de saída (por exemplo, LVDS0_TXP/N, LVDS1_TXP/N) correspondem a fluxos de dados pares ou ímpares.
2. i.MX6 Características Elétricas ou Folha de Dados:Esses documentos fornecem definições de pinos e descrições funcionais, que podem indicar indiretamente a alocação de canais.
3. Esquemas oficiais da placa de desenvolvimento EVK:Se estiver usando uma placa de desenvolvimento i.MX6, seus esquemas mostram claramente as conexões de interface LVDS e como os pinos de saída LVDS do processador se conectam a transceptores ou interfaces de exibição.
4. Exibir folha de dados ou manual do usuário:Embora as informações primárias residam no lado do processador, a documentação do monitor pode fornecer definições de pinos da interface LVDS, incluindo suporte para modo de canal duplo e ordem esperada dos canais de dados.
5. Folha de dados do driver LVDS/chip PHY:Se um driver LVDS independente ou chip PHY (por exemplo, a série SN65LVDS da TI) for usado, sua folha de dados conterá informações críticas sobre configuração de canal e alocação de sinal.

Observação:Consulte sempre os documentos técnicos mais recentes para o modelo i.MX6 específico (por exemplo, i.MX6Solo, i.MX6Dual, i.MX6Quad), pois as configurações da interface podem variar. A comunicação com os fabricantes de monitores sobre os requisitos da interface LVDS também é crucial para uma adaptação bem-sucedida.

Resumo

A adaptação de um display LVDS de canal único com resolução de 1920x1080@60Hz enfrenta limitações de hardware devido a restrições de taxa de dados. Os processadores da série i.MX6 oferecem uma solução viável por meio de saída LVDS de canal duplo, dividindo o fluxo de dados para reduzir os requisitos de clock do serializador por canal. A fonte mais confiável para alocação de canais de dados Ímpares/PARes é o Manual de Referência Técnica (TRM) i.MX6, complementado por folhas de dados, esquemas de placas de desenvolvimento e documentação de chips de display/PHY. O estudo cuidadoso desses materiais e a configuração adequada do software são essenciais para alcançar a funcionalidade do display LVDS de alta resolução.